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朱江

作品数：6 被引量：20H指数：2
供职机构：中国电子科技集团第五十八研究所更多>>
发文基金：国家自然科学基金更多>>
相关领域：电子电信自动化与计算机技术电气工程更多>>

合作作者

文献类型

  • 6篇中文期刊文章

领域

  • 4篇电子电信
  • 1篇电气工程
  • 1篇自动化与计算...

主题

  • 2篇电路
  • 2篇集成电路
  • 1篇直接数字频率
  • 1篇直接数字频率...
  • 1篇数字频率合成
  • 1篇总线
  • 1篇组件
  • 1篇组件测试
  • 1篇微分非线性
  • 1篇微系统
  • 1篇量产
  • 1篇积分非线性
  • 1篇功率变压器
  • 1篇分选
  • 1篇分选机
  • 1篇高速高分辨率
  • 1篇SI
  • 1篇ADC
  • 1篇ATE
  • 1篇DDFS

机构

  • 6篇中国电子科技...

作者

  • 6篇朱江
  • 2篇张凯虹
  • 1篇张涛
  • 1篇于宗光
  • 1篇蒋颖丹
  • 1篇章慧彬
  • 1篇万书芹
  • 1篇赵桦
  • 1篇范晓捷
  • 1篇宋国栋

传媒

  • 3篇电子与封装
  • 2篇电子质量
  • 1篇半导体技术

年份

  • 2篇2025
  • 1篇2020
  • 1篇2019
  • 1篇2017
  • 1篇2014
共 6 条 记 录，以下是 1-6
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排序方式：
基于Si P微系统的DSP微组件测试方法研究
2025年
Si P微系统是一种高度集成化的系统,其内部可能集成1个或多个DSP、NOR Flash和DDR存储器、AI加速芯片等,有些复杂的微系统还集成了FPGA芯片。由于内部集成了多个微组件,芯片之间相互连接,传统的测试单一微组件的方法并不适用于微系统的测试。提出了一套DSP微组件测试方法,该系统包括1块专门的测试板、可调试的电脑测试环境和JTAG通信。与单一的DSP裸芯测试相比,它可以快速稳定地实现DSP微组件的性能测试,满足大批量生产测试的需求。
赵桦朱江宋国栋张凯虹奚留华
高精度ADC测试技术研究被引量：9
2014年
随着高性能ADC器件的不断出现,传统的ADC器件测试评价方法已经越来越不适用于高性能ADC器件。为从工程上实现高性能ADC器件的测试评价,提供了一种高性能ADC器件关键参数评价的新算法,同时详细地分析新算法的原理并且论证了新算法的正确性。目前该算法已经大量地应用到高性能ADC器件的实际测试评价中去,解决了高性能ADC器件难以评价的问题。
朱江
关键词：微分非线性积分非线性
大规模集成电路测试程序开发技术及流程应用被引量：11
2017年
集成电路测试就是对集成电路进行好坏的判断,通过测量对集成电路的输出响应和预期输出进行比较,以确定或评估集成电路功能和性能的过程。而基于ATE开发完整、稳定、可靠的测试程序,是实现对大规模集成电路自动化快速在线检测最通用、最有效的手段,因此集成电路测试程序开发技术就显得非常重要。
章慧彬朱江
关键词：ATE参数测试
一种总线用功率变压器测试技术
2019年
功率变压器在现代电子设备生产制造领域应用十分广泛,它主要用于各种单频、窄频、多频等信号功率的传输。但由于此类器件为无源器件,利用普通的自动化测试系统对其进行测试具有一定的难度。该文主要从基本理论和电特性参数、波形参数测试两方面介绍功率变压器,并结合当前发展状况,以BTTC公司DSS-3000系列变压器DSS3330总线用功率变压器为例,详细论述了变压器参数的测试过程,并且对样品测试数据进行保存分析,为进一步的研究提供重要参考。
季伟伟朱江张凯虹
关键词：功率变压器波形参数
一种集成电路成品量产测试系统搭建方法
2025年
为了提高集成电路测试中实装测试的效率和稳定性,提出了一种基于分选机和实装测试板的集成电路成品量产测试系统搭建方法。对实装测试板的设计原则、分选机的原理、测试配套件开发和测试软件的设计方式,以及集成电路实装自动化测试的关键步骤进行了详细的论述。该量产测试系统的搭建与实现不仅能够提高测试效率,而且可以降低测试成本,提高电路的测试质量。
丁鹏飞钱威成王恒彬朱江王闯奚留华
关键词：集成电路分选机测试系统
基于65nmCMOS工艺的3.4GHz高速高分辨率DDFS设计与实现
2020年
设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出。DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出。采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样。基于65 nm 1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm。经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB。
万书芹于宗光蒋颖丹张涛范晓捷朱江
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