王昳
- 作品数：3 被引量：3H指数：1
- 供职机构：中国科学院微电子研究所更多>>
- 发文基金：中国科学院知识创新工程更多>>
- 相关领域：自动化与计算机技术更多>>
- 一种DSP和通用CPU一体化的处理器架构及其4核实现被引量：3
- 2014年
- 提出了一种DSP和通用CPU一体化的处理器架构,并完成了一款基于该架构的同构4核处理器设计和流片验证.该处理器基于VLIW结构,支持自主定义的DSP指令系统,兼容现有通用的MIPS 4KC处理器指令集,支持最大8个指令通道的并行发射.处理器在不改变CPU的指令编码以及执行顺序的前提下,实现了芯片结构上的DSP和CPU执行处理的一体化,适合在统一的平台上同时完成宽带通信和多媒体的信号和协议处理的嵌入式应用开发.处理器内核通过自主定义的DSP指令字中前后并行标识位和一条专用的前导paralink指令实现了DSP与CPU指令的并行发射.在4核处理器的同构架构上,采用了全局读局部写的多核间片上数据存储策略,在控制硬件开销的基础上实现片上数据的共享.仿真和流片验证结果表明,所提出的DSP和CPU一体化处理器架构可行,在宽带通信和多媒体等嵌入式应用上具有优势.
- 王志君梁利平洪钦智罗汉青王昳赵淳
- 关键词：多核处理器VLIW结构
- 一种数据传输缓冲装置
- 本发明提供了一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；当所述第一寄存器与所述第二寄存器同时产生满信号时，且有数据输入，所述装置输出的反馈应答信号无效；其中，当所述反馈应答信号无效时，当前一级的所述装置的...
- 梁利平王昳洪钦智王志君
- 文献传递
- 一种数据传输缓冲装置
- 本发明提供了一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；当所述第一寄存器与所述第二寄存器同时产生满信号时，且有数据输入，所述装置输出的反馈应答信号无效；其中，当所述反馈应答信号无效时，当前一级的所述装置的...
- 梁利平王昳洪钦智王志君
